ケイデンス、車載・データセンターなどに向けたDRAM検証ソリューションを発表

■要旨:

・メモリーコントローラー、PHY、そしてLPDDR5x、DDR5、HBM3、GDDR6など複雑なデバイスのIP-to-SoCレベルの検証を加速する新しいソリューション

・検証スループットを最大で10倍向上し、様々なDDRインタフェースを含む高度なデザインのIP-to-SoC-levelの包括的な検証が可能

　ケイデンス・デザイン・システムズ社（本社 米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、1月20日（米国現地時間）、車載、データセンター、モバイル、コンシューマーなどのアプリケーションに向けたシステムオンチップ (SoC) デザインのテストや最適化を可能にする新しいDRAM検証ソリューションを発表しました。

　検証スループットを最大で10倍向上する包括的なDRAM検証ソリューションを使用することにより、様々なDDRインタフェースを含む高度なデザインのIP-to-SoC-levelの検証を迅速かつ効率的に行うことが可能になります。

　現在のSoCデザインは、LPDDR5x、DDR5、HBM3、GDDR6など高度なメモリーテクノロジーを活用しており、JEDEC標準規格に準拠するためにPHYおよびIPレベルで厳格な検証が必要で、さらにアプリケーションに特化したシステムパフォーマンスおよびデータコヒーレンシー、キャッシュコヒーレンシー要件を満たすためにSoCレベルの検証が必要になっています。

■ケイデンス・コメント

Paul Cunningham (Senior vice president and general manager, R&D, in the System & Verification Group)

「DRAMの検証には、タイミング、パワー、スループットがさまざまな条件を満たすことを保証する独自の手法が必要です。業界初の包括的なDRAM検証ソリューションにより、効率的なIPデザインの検証を可能にし、JEDEC標準規格およびメモリーサブシステムのアプリケーションに特化した指標への準拠を保証することにより、IPおよびシステム検証クロージャーへの最速パスを提供します。」

　新しいDRAM検証ソリューションでは、Cadence（R） PHY VIPおよびメモリーモデルによりIPレベルの検証を行うことができるとともに、System Performance Analyzer、System Traffic Libraries 、System ScoreboardなどDRAMインタフェースの検証に必要な技術が全て統合されているCadence System VIPソリューションによりSoCレベル検証へのダイレクトかつシームレスなパスが提供されます。これらの検証IPソリューションによって、メモリーサブシステムやSoCの高速かつ効率的な検証を可能にするシミュレーション、エミュレーション環境が提供されます。

　本ソリューションには、JEDEC、DFI、PHYなどの仕様に対応する検証プラン、網羅的カバレッジモデル、テストスイートなど、各インタフェース仕様への準拠を確実なものにするCadence TripleCheck（TM）テクノロジーも搭載されています。